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Graphic Controller IP

2Dグラフィックの描画と表示を低コストで実現

概  要

Graphic Controller IPは入力画像とグラフィックをリアルタイムに合成するIPです。
システム起動時のロゴ、メニュー画面や文字等のOSD表示機能を簡単に実現できます。

お問い合わせ

特  長

  • 1層の背景画像(入力画像)、最大4層のグラフィックレイヤによる画面合成機能
  • レイヤ間のオーバーレイ、αブレンディング(透過度を指定した画面合成)機能
  • 最大65536色登録可能なカラーパレット機能
  • 矩形描画、ライン描画機能
  • 合成するグラフィックには、事前に作成したもの、本IPの描画機能で作成したものを使用可能
  • Bit-BLT機能(VRAM内でのグラフィックデータ転送機能)
  • 外部メモリ等に保存されたグラフィックデータをVRAM内に展開するDMA機能
  • Avalonインタフェースに準拠したことにより、Qsysへの容易な取り込みを実現

仕  様

項  目 仕  様
背景画像 1カラープレーンあたりのビット幅 6、8、10、12ビット
カラープレーン数 3
カラーフォーマット RGB、YUV
水平・垂直方向ピクセル数 最大4095ピクセル
インタフェース Avalon-ST
グラフィックレイヤ グラフィックレイヤ数 最大4レイヤ
レイヤの拡大表示率 1、2、3、4倍
カラーフォーマット αRGB、αYUV
αブレンディングの階調 最大256階調
水平・垂直表示サイズ 最大4095ピクセル
描画機能 プリミティブ描画 矩形・ライン
Bit-BLT機能 15モード

対応デバイス

  • Cyclone IV/V
  • Arria V
  • Stratix IV/V
    (※その他のデバイスの対応状況については、弊社営業までお問い合わせください)

提供物

  • 暗号化RTL(Verilog HDL)
  • ユーザーズマニュアル

ロジックリソース

• 共通設定: 1カラープレーンあたりのビット数=8、レイヤ数=4、メモリコントローラとのインタフェースバスサイズ=128bit

カラーパレット 描画機能 DMA機能 Stratix V Cyclone V
ALMs Registers Block Memory bits ALMs Registers Block Memory bits
8,037 8,952 208,512 8,211 9,047 208,512
10,219 12,133 305,408 10,568 12,243 305,408
12,897 12,424 224,896 13,231 12,417 224,896
13,917 13,156 233,088 14,254 13,271 233,088

※上記の値は、実装例に基づく回路規模の概算値です。お客様のシステム構成により変動する場合があります。

FPGA構成例